原子層沉積突破1nm線寬！量子計算PCB實現(xiàn)單電子操控

來源：發(fā)布時間：2025-07-04

ASML與IMEC聯(lián)合開發(fā)的原子層沉積技術（ALD）已實現(xiàn)1nm線寬的電路制造，這一突破使量子計算PCB能精細控制單電子隧穿效應，量子比特相干時間從100μs提升至1.2ms。某量子計算初創(chuàng)公司采用該技術制造的72比特處理器，錯誤率從0.05降至0.002。

一、工藝：從“微米級刻蝕”到“原子級生長”

ALD技術通過交替通入反應氣體（如四甲基環(huán)戊二烯鉑與氧氣），在基板表面逐層沉積原子，其重要優(yōu)勢：

1. 厚度控制精度：單層原子厚度達0.3nm，實現(xiàn)量子點電極的原子級平滑表面（粗糙度＜0.1nm）；

2. 三維共形沉積：在高深寬比（20:1）的通孔內壁均勻鍍膜，解決傳統(tǒng)PVD技術的階梯覆蓋問題；

3. 雜質控制：真空環(huán)境下雜質含量＜1ppm，滿足量子比特對環(huán)境噪聲的嚴苛要求。

二、量子PCB制造流程

1. 基底預處理：采用Ar等離子體清洗，使SiO?表面羥基密度達5個/nm2；

2. 電極沉積：通過200次ALD循環(huán)形成5nm厚的Pt電極，方塊電阻＜1Ω/□；

3. 約瑟夫森結制備：利用電子束光刻定義100nm×100nm結區(qū)，再通過ALD沉積2nm厚的Al?O?絕緣層；

4. 封裝保護：采用CVD生長的200nm金剛石涂層，隔絕外界磁干擾。

三、技術落地挑戰(zhàn)與對策

挑戰(zhàn)點	影響	解決方案
產能低下	每爐只有處理4片晶圓	開發(fā)300mm晶圓ALD設備（ASML已投產）
成本高昂	設備投資超1億美元	采用ALD+傳統(tǒng)工藝混合路線（前道ALD，后道PVD）
良率控制	量子比特一致性差	引入AI缺陷檢測系統(tǒng)（檢測精度0.1nm）